今天来聊一下台积电的下一代技术：CoPos和它的台湾产业链。CoPoS（Chip-on-Panel-on-Substrate，芯片-面板-基板）可以追溯到TSMC对其旗舰封装技术CoWoS（Chip-on-Wafer-on-Substrate，芯片- ...

前两天台积电在北美举办了一场技术研讨会，这场研讨会硬核内容很多，以TSMC目前的影响力，他们规划的roadmap足以影响全球半导体的发展。在这次研讨会中，台积电披露了其通过N2（2025量产）、A16（2026量产）和A14（2028量产）等先进制程 ...

台积电透露，公司计划于2024年第四季度开始生产基于性能增强型N3P（第三代3纳米级）工艺技术的芯片。N3P是N3E的后续产品，主要面向需要增强性能并保留3纳米级IP的客户端和数据中心应用。N3X将于今年下半年取代该技术。

您可能经常认为处理器相对较小，但 TSMC 正在开发其 CoWoS 技术的一个版本，使其合作伙伴能够构建 9.5 个标线大小 （7,885 mm^2） 的多小芯片组件，并将依赖于 120×150 mm 的基板 （18,000 mm^2），这比 CD ...

一位半导体行业专家在AlphaSense平台上分析了由于关税、贸易战和其他地缘政治不确定性导致的行业动态变化。虽然专家未在该平台上被命名，但其观点清晰区分了在这场混乱中可能获益的公司与可能遭受损失的公司。

4月17日，台积电（TSMC）公布2025年第一季报（截至2025年3月）。在当日举行的法说会上，台积电董事长魏哲家针对近期业界关注的合资传闻、关税影响、2nm产能等热点问题作出了回应。

你可能常常认为处理器相对较小，但台积电（TSMC）正在开发其一种先进的晶圆键合和堆叠封装技术（CoWoS）版本，这将使其合作伙伴能够制造出 9.5 倍光刻掩模版尺寸（7885 平方毫米）的多芯片组件，并且这些组件将依赖于尺寸为 ...

盖世汽车讯 据外媒报道，电子设计自动化软件公司Cadence宣布与台积电（TSMC）深化长期合作，通过认证设计流程、硅验证IP及持续技术协作，加速3D-IC与先进工艺节点的芯片上市时间。

台积电（TSMC）已披露其 A14（1.4 纳米级）制造技术，并承诺该技术将在性能、功耗和晶体管密度方面，相较于其 N2（2 纳米）工艺带来显著提升。在周三举行的 2025 年北美技术研讨会上，该公司透露，这一新节点将采用其第二代环绕栅极（GAA）纳米片晶体管，并借助 NanoFlex Pro 技术提供更高的灵活性。台积电预计 A14 将于 2028 年进入大规模生产阶段，但届时不具备背面供电功能 ...

Nvidia 近期宣布，将在美国本土 首次 制造其 AI 超级 计算机。这一举措标志着该公司与一系列制造合作伙伴共同合作，旨在在美国工厂内建造、包装、测试和组装下一代 Blackwell 系统。目前，Blackwell ...

台积电董事长暨总裁魏哲家表示，2nm将成为TSMCArizona的主要节点。除此前已确认将导入N2和A16工艺技术的Fab3外，第二阶段第一座晶圆厂Fab4也将支持N2和A16；而未来的Fab5和Fab6则瞄准更先进的技术，具体情况将视客户 ...